позитивслэк

позитивслэк

Verilator и UVM Только в соседнем чате пообсуждали, что какой же это опенсорс, раз тесты гоняются только в проприетарщине (например, pulpissimo). И мне попадаются на глаза ссылки, что счастье то как-будто не за горами. Dynamic scheduling in Verilator -…

Verilator и UVM [2]

Продолжаю держать руку на пульсе опенсорсной поддержки UVM.

Если кто пропустил, то не так давно вышла новая версия verilator 5.0. Самое главное что в ней случилось - это то, что ребята впилили новый динамический планировщик (PoC был показан ранее), а значит стали доступны конструкции управления временем и событиями #, wait, @, event. Cтолбик verilator всё зеленее и зеленее на SV-Tests.

Теперь же проводится конференция CHIPS Alliance в Google, где в том числе пообсуждают эти нововведения:

We will discuss the current capabilities, opportunities and the road ahead for this effort, including dynamic scheduling which is included in the Verilator 5.0 release, the UHDM SystemVerilog frontend as well as plans for supporting further SystemVerilog constructs and other HDL languages.

Вроде как даже можно свободно зарегистрироваться на онлайн посещение, но надеюсь, что слайды и видео будут доступны на сайте/ютубе как это обычно бывает.

#verilator #uvm #verification
@positiveslack

www.group-telegram.com/jp/positiveslack.com/229

918 viewsDec 10, 2022 at 07:42

Verilator и UVM [2]

Продолжаю держать руку на пульсе опенсорсной поддержки UVM.

Если кто пропустил, то не так давно вышла новая версия verilator 5.0. Самое главное что в ней случилось - это то, что ребята впилили новый динамический планировщик (PoC был показан ранее), а значит стали доступны конструкции управления временем и событиями #, wait, @, event. Cтолбик verilator всё зеленее и зеленее на SV-Tests.

Теперь же проводится конференция CHIPS Alliance в Google, где в том числе пообсуждают эти нововведения:

We will discuss the current capabilities, opportunities and the road ahead for this effort, including dynamic scheduling which is included in the Verilator 5.0 release, the UHDM SystemVerilog frontend as well as plans for supporting further SystemVerilog constructs and other HDL languages.

Вроде как даже можно свободно зарегистрироваться на онлайн посещение, но надеюсь, что слайды и видео будут доступны на сайте/ютубе как это обычно бывает.

#verilator #uvm #verification
@positiveslack

BY позитивслэк