позитивслэк

позитивслэк

Verilator и UVM [2] Продолжаю держать руку на пульсе опенсорсной поддержки UVM. Если кто пропустил, то не так давно вышла новая версия verilator 5.0. Самое главное что в ней случилось - это то, что ребята впилили новый динамический планировщик (PoC был показан…

Verilator и UVM [3]

На днях в открытый доступ выложили видео "Open source SV UVM support" с недавней конференции CHIPS Alliance, о которой было в предыдущей серии. Кстати, ещё материал вышел и в виде статьи.

Итак, самое главное что было добавлено в последний Verilator 5 - это режим event-driven simulation. При этом старый cycle-based подход не ломается и всё также быстр. Но интересно, что динамический планировщик написали на C++20 coroutines и он на удивление разработчиков оказался практически также быстр как оригинальный статический.

Это большой шаг в сторону поддержки UVM и огромного пласта всяких поведенческих моделей на Verilog.

Сами авторы утверждают что уже видно свет в конце туннеля и мы увидим первый UVM тестбенч бегущий на Verilator уже в 2023.

Можно даже зайти на специальный дашборд и наблюдать как Verification Feature Log должен зеленеть днём за днем.

Нужно сделать ещё тонну работы, но на текущий момент уже было добавлено/улучшено следующее:

▫️Классы в целом
▫️Виртуальные интерфейсы
▫️Параметризированные классы
▫️Concurrent assertions
▫️Constraints (на основе CRAVE библиотеки)
▫️Signal strength
▫️Semaphore, mailbox
▫️Ключевое слово with для find и других методов работы с массивами

И last but not least, кроме функциональных фич, разработчики также пытаются улучшать скорость рантайма и минимизировать потребление памяти, чтобы получать гораздо лучшую производительность при симуляции современных огромных дизайнов, что не может не радовать.

#verilator #uvm #verification
@positiveslack

YouTube

Open Source SV UVM Support

www.group-telegram.com/jp/positiveslack.com/235

1.9K viewsedited  Jan 14, 2023 at 17:34

Verilator и UVM [3]

На днях в открытый доступ выложили видео "Open source SV UVM support" с недавней конференции CHIPS Alliance, о которой было в предыдущей серии. Кстати, ещё материал вышел и в виде статьи.

Итак, самое главное что было добавлено в последний Verilator 5 - это режим event-driven simulation. При этом старый cycle-based подход не ломается и всё также быстр. Но интересно, что динамический планировщик написали на C++20 coroutines и он на удивление разработчиков оказался практически также быстр как оригинальный статический.

Это большой шаг в сторону поддержки UVM и огромного пласта всяких поведенческих моделей на Verilog.

Сами авторы утверждают что уже видно свет в конце туннеля и мы увидим первый UVM тестбенч бегущий на Verilator уже в 2023.

Можно даже зайти на специальный дашборд и наблюдать как Verification Feature Log должен зеленеть днём за днем.

Нужно сделать ещё тонну работы, но на текущий момент уже было добавлено/улучшено следующее:

▫️Классы в целом
▫️Виртуальные интерфейсы
▫️Параметризированные классы
▫️Concurrent assertions
▫️Constraints (на основе CRAVE библиотеки)
▫️Signal strength
▫️Semaphore, mailbox
▫️Ключевое слово with для find и других методов работы с массивами

И last but not least, кроме функциональных фич, разработчики также пытаются улучшать скорость рантайма и минимизировать потребление памяти, чтобы получать гораздо лучшую производительность при симуляции современных огромных дизайнов, что не может не радовать.

#verilator #uvm #verification
@positiveslack

BY позитивслэк